SPI接口在嵌入式系統(tǒng)里幾乎是無處不在但真要把SPI通信用FPGA做扎實(shí)很多人一開始容易掉進(jìn)代碼能跑就行的誤區(qū)。波形亂、時(shí)序不滿足、跑著跑著丟數(shù)據(jù)這些問題多半不是FPGA本身的問題而是對(duì)SPI協(xié)議的理解還停在大概這么回事的層面。這篇文章我結(jié)合自己實(shí)際做過的項(xiàng)目把FPGA實(shí)現(xiàn)SPI的關(guān)鍵點(diǎn)拆開講清楚從協(xié)議細(xì)節(jié)到代碼結(jié)構(gòu)從仿真到上板調(diào)試盡量把常見的坑都給你指出來。1. 為什么要在FPGA里自己寫SPI很多人的第一反應(yīng)是SPI這么簡(jiǎn)單的協(xié)議單片機(jī)上有現(xiàn)成的硬件外設(shè)配置一下寄存器就能用為什么還要在FPGA里費(fèi)勁去寫這個(gè)問題的答案直接決定你要不要看下去。在我做過的項(xiàng)目里遇到FPGA需要SPI的場(chǎng)景主要有這么幾類第一類是用FPGA做主控需要跟多個(gè)SPI從設(shè)備通信。比如同時(shí)掛一個(gè)ADC、一個(gè)Flash、一個(gè)SD卡如果都用IO口模擬或者用邏輯去拼狀態(tài)機(jī)會(huì)變得非常復(fù)雜。SPI協(xié)議的時(shí)序容限其實(shí)很寬松FPGA用狀態(tài)機(jī)實(shí)現(xiàn)SPI主模式代碼量不大但換來的靈活性非常高——你可以隨意控制時(shí)鐘極性、相位、速率、片選時(shí)序甚至可以做多從機(jī)輪詢、連續(xù)突發(fā)讀。第二類是接口轉(zhuǎn)換。比如STM32H743這類MCU跟FPGA通過FMC總線通信FPGA內(nèi)部需要把FMC接口的數(shù)據(jù)轉(zhuǎn)成SPI去控制外設(shè)或者是FPGA作為SPI從設(shè)備接收MCU下發(fā)的配置命令這時(shí)候你不可能去用別人的IP核自己實(shí)現(xiàn)一個(gè)SPI Slave往往是更好的選擇。第三類是因?yàn)樗俾驶蛘邥r(shí)序的苛刻要求。SPI的極限速率不低但MCU的硬件SPI有時(shí)鐘分頻檔位限制未必能剛好滿足某個(gè)傳感器要求的時(shí)序窗口而FPGA則可以直接用PLL輸出一個(gè)剛好滿足要求的時(shí)鐘用任意波特率來做。還有一個(gè)很現(xiàn)實(shí)的原因FPGA開發(fā)中SPI經(jīng)常是學(xué)習(xí)狀態(tài)機(jī)、時(shí)鐘域、數(shù)據(jù)流設(shè)計(jì)的絕佳練手項(xiàng)目。搞懂SPI的FPGA實(shí)現(xiàn)等于打通了FPGA邏輯設(shè)計(jì)的任督二脈。2. SPI協(xié)議里容易被忽略的細(xì)節(jié)2.1 SPI的四根線和兩種角色SPI的全稱是Serial Peripheral Interface串行外設(shè)接口通常由四根線組成SCLK串行時(shí)鐘由主設(shè)備產(chǎn)生MOSI主出從入Master Output Slave InputMISO主入從出Master Input Slave OutputCS/SS片選信號(hào)低電平有效由主設(shè)備控制這個(gè)接口的架構(gòu)決定了它的一個(gè)核心特點(diǎn)全雙工。在每一個(gè)時(shí)鐘周期主設(shè)備通過MOSI發(fā)送一位數(shù)據(jù)同時(shí)從設(shè)備通過MISO回送一位數(shù)據(jù)。這在寫Flash、讀ADC這些場(chǎng)景主設(shè)備在發(fā)送命令字節(jié)的同時(shí)就能收到從設(shè)備返回的狀態(tài)字節(jié)效率很高。全雙工意味著只要時(shí)鐘在跑兩邊都在采樣都在移位。這一點(diǎn)用Verilog寫狀態(tài)機(jī)時(shí)非常關(guān)鍵你不可能只發(fā)不收也不可能只收不發(fā)。所以設(shè)計(jì)時(shí)既要有發(fā)送移位寄存器又要有接收移位寄存器發(fā)送和接收是同時(shí)完成的只是你關(guān)心不關(guān)心接收到的內(nèi)容而已。2.2 四種工作模式是怎么來的SPI的四種模式由CPOLClock Polarity時(shí)鐘極性和CPHAClock Phase時(shí)鐘相位兩個(gè)參數(shù)組合而來這是實(shí)現(xiàn)時(shí)最容易出錯(cuò)的地方也是調(diào)板子時(shí)和外部芯片對(duì)齊的最關(guān)鍵參數(shù)。CPOL決定空閑狀態(tài)時(shí)SCLK的電平CPOL 0空閑時(shí)SCLK為低電平CPOL 1空閑時(shí)SCLK為高電平CPHA決定數(shù)據(jù)采樣發(fā)生在哪個(gè)邊沿CPHA 0在第一個(gè)邊沿采樣第一個(gè)邊沿可能是上升沿也可能是下降沿取決于CPOLCPHA 1在第二個(gè)邊沿采樣組合起來就是大家常說的SPI Mode 0、1、2、3。Mode 0CPOL0, CPHA0是最常見的模式空閑低電平上升沿采樣下降沿切換數(shù)據(jù)Mode 3CPOL1, CPHA1也很常見很多Flash芯片默認(rèn)支持Mode 0和Mode 3。這里我強(qiáng)烈建議在寫FPGA代碼之前先畫一張時(shí)序圖把CPOL、CPHA對(duì)應(yīng)的采樣邊沿和切換邊沿都標(biāo)清楚。不要憑感覺寫因?yàn)橥獠啃酒臄?shù)據(jù)手冊(cè)通常會(huì)用Data setup time、Data hold time、Valid edge這類描述你需要把手冊(cè)上的時(shí)序圖翻譯成你狀態(tài)機(jī)的邊沿動(dòng)作。2.3 SPI和IIC到底差在哪熱搜詞里有不少人搜spi和iic的區(qū)別我在調(diào)試中也經(jīng)常被問到。簡(jiǎn)單說SPI是全雙工、四線、無尋址、無應(yīng)答IIC是半雙工、兩線、帶地址、帶應(yīng)答。SPI適合高速、大塊、連續(xù)的數(shù)據(jù)傳輸IIC適合低速率、簡(jiǎn)單控制、多設(shè)備掛總線。FPGA項(xiàng)目里的傳感器數(shù)據(jù)采集、Flash讀寫、LCD驅(qū)動(dòng)SPI出現(xiàn)頻率明顯更高IIC更多用在EEPROM、溫濕度傳感器這些低速場(chǎng)合。說實(shí)話我個(gè)人的體會(huì)是如果你已經(jīng)掌握SPI再用FPGA實(shí)現(xiàn)IIC的核心難點(diǎn)只剩下應(yīng)答時(shí)序這一塊。邏輯設(shè)計(jì)的基本套路是相通的。2.4 數(shù)據(jù)格式和字節(jié)序SPI協(xié)議本身沒有規(guī)定數(shù)據(jù)的位序是MSB first還是LSB first也沒有規(guī)定一次傳輸?shù)奈粚捯欢ㄊ?位。協(xié)議只是定義了怎么把位送出去和什么時(shí)候采樣。因此FPGA里的SPI實(shí)現(xiàn)必須要有位寬參數(shù)化和位序可配置的思維方式。我經(jīng)?？吹接腥藢懰?位結(jié)果換了一個(gè)12位的ADC整個(gè)狀態(tài)機(jī)都要改。在RTL設(shè)計(jì)里把數(shù)據(jù)位寬定義成參數(shù)把移位的順序定義成變量這種靈活性在SPI實(shí)現(xiàn)里太重要了。特別是ADC芯片12位、16位、24位都很常見你不可能每一次都重寫一遍SPI邏輯。3. 整體架構(gòu)設(shè)計(jì)先定需求再寫代碼3.1 明確你的SPI是主還是從這是設(shè)計(jì)開始前必須先回答的問題。主模式和從模式的代碼差別非常巨大。主模式的特點(diǎn)由FPGA自己產(chǎn)生SCLK時(shí)序主動(dòng)權(quán)在自己手上。你做設(shè)計(jì)時(shí)可以控制SCLK什么時(shí)候翻轉(zhuǎn)、數(shù)據(jù)什么時(shí)候更新、什么時(shí)候采樣。難點(diǎn)在于你要保證輸出給外部設(shè)備的時(shí)序符合它的要求。從模式的特點(diǎn)SCLK和CS都是外部輸入的。這時(shí)候你的FPGA邏輯處于被動(dòng)地位要跟隨時(shí)鐘的節(jié)奏難點(diǎn)在于跨時(shí)鐘域和異步信號(hào)處理。因?yàn)镾CLK是在FPGA外部產(chǎn)生的它和FPGA的內(nèi)部時(shí)鐘是異步關(guān)系你接收到的數(shù)據(jù)和時(shí)鐘天然存在相位不固定的問題。從我自己的經(jīng)驗(yàn)來看如果項(xiàng)目允許盡量把FPGA設(shè)計(jì)成SPI主模式。主模式簡(jiǎn)單得多調(diào)試也直觀邏輯分析儀一抓波形就能看出問題而從模式尤其是高速從模式光是一個(gè)異步信號(hào)同步化就要費(fèi)不少功夫而且容易出現(xiàn)亞穩(wěn)態(tài)問題。3.2 確定時(shí)序參數(shù)在你寫代碼前把下面這個(gè)表格填清楚這張表就是你的設(shè)計(jì)規(guī)格參數(shù)說明示例值設(shè)計(jì)依據(jù)SCLK頻率主模式時(shí)由FPGA產(chǎn)生10MHz外部從設(shè)備支持的最大SCLKCPOL空閑電平極性0外部從設(shè)備手冊(cè)CPHA數(shù)據(jù)采樣相位0外部從設(shè)備手冊(cè)數(shù)據(jù)位寬一次傳輸?shù)奈粩?shù)8/16/24從設(shè)備寄存器或命令長(zhǎng)度CS有效電平片選極性低有效從設(shè)備手冊(cè)CS建立時(shí)間CS拉低到第一個(gè)SCLK邊沿的時(shí)間t_setup 20ns從設(shè)備手冊(cè)中的CS setup timeCS保持時(shí)間最后一個(gè)SCLK邊沿到CS釋放的時(shí)間t_hold 20ns從設(shè)備手冊(cè)中的CS hold time這些參數(shù)里CS建立時(shí)間、保持時(shí)間經(jīng)常被人忽略。很多外部設(shè)備對(duì)CS到SCLK的時(shí)序是有要求的你如果CS剛拉低就出時(shí)鐘可能第一個(gè)字節(jié)就會(huì)出錯(cuò)。稍微有一點(diǎn)冗余的建立時(shí)間反而更穩(wěn)妥。3.3 寄存器配置還是狀態(tài)機(jī)FPGA里實(shí)現(xiàn)SPI有兩種常見的做法一種是使用FPGA廠商提供SPI IP核。Xilinx有AXI Quad SPIIntel有SPI Core。優(yōu)點(diǎn)是穩(wěn)定、經(jīng)過驗(yàn)證缺點(diǎn)是配置復(fù)雜、資源占用大、不夠靈活。如果你只是想把SPI掛上總線用IP核是省事的但如果你的SPI需要做特殊時(shí)序比如中途切換模式、多從機(jī)動(dòng)態(tài)切換、和某個(gè)非標(biāo)準(zhǔn)外設(shè)對(duì)接IP核反而礙手礙腳。另一種是我今天主要講的做法用狀態(tài)機(jī)自己寫。SPI協(xié)議本身的時(shí)序并不復(fù)雜用Verilog寫一個(gè)可參數(shù)化的SPI Master通常也就100多行核心邏輯。自己寫的優(yōu)勢(shì)是你可以完全掌控時(shí)序每一個(gè)邊沿出了問題看波形就知道是自己哪一步寫錯(cuò)了調(diào)試體驗(yàn)特別好。對(duì)于FPGA學(xué)習(xí)者來說自己寫一遍SPI對(duì)狀態(tài)機(jī)如何控制時(shí)序這個(gè)核心概念的理解會(huì)深入非常多。4. 可復(fù)用的SPI Master核心代碼實(shí)現(xiàn)4.1 接口定義和模塊劃分我自己用的SPI Master模塊接口設(shè)計(jì)是分成兩層的外層是簡(jiǎn)單的讀寫請(qǐng)求接口內(nèi)層是處理具體時(shí)序的SCLK生成和移位邏輯。module spi_master #( parameter CLK_FREQ 50_000_000, // FPGA系統(tǒng)時(shí)鐘頻率 parameter SCLK_FREQ 10_000_000, // SPI時(shí)鐘頻率 parameter DATA_WIDTH 8, // 數(shù)據(jù)位寬 parameter CPOL 0, // 時(shí)鐘極性 parameter CPHA 0, // 時(shí)鐘相位 parameter MSB_FIRST 1 // 1MSB先發(fā)送0LSB先發(fā)送 )( input wire clk, // 系統(tǒng)時(shí)鐘 input wire rst_n, // 異步復(fù)位低有效 // CPU/用戶邏輯側(cè)接口 input wire start, // 啟動(dòng)一次傳輸脈沖信號(hào) input wire [DATA_WIDTH-1:0] tx_data, // 要發(fā)送的數(shù)據(jù) input wire [7:0] clk_div, // 時(shí)鐘分頻系數(shù)可動(dòng)態(tài)調(diào)整 output reg busy, // 忙指示高電平表示正在傳輸 // SPI物理接口 output reg sclk, // 串行時(shí)鐘 output reg cs_n, // 片選低有效 output reg mosi, // 主出從入 input wire miso // 主入從出 );端口劃分上有個(gè)經(jīng)驗(yàn)把clk_div設(shè)計(jì)成可配置的寄存器而不是固定參數(shù)。這樣在同一個(gè)工程里你可以用軟件動(dòng)態(tài)調(diào)整SPI速率適配不同從設(shè)備。比如FPGA和STM32連接時(shí)STM32這邊可能就有好幾路SPI設(shè)備需要不同的速率。4.2 狀態(tài)機(jī)的三種狀態(tài)設(shè)計(jì)SPI主模式的發(fā)送流程可以抽象成三個(gè)狀態(tài)IDLE、TRANSFER、DONE。核心思想是在TRANSFER狀態(tài)下用一個(gè)計(jì)數(shù)器來產(chǎn)生SCLK用另一個(gè)計(jì)數(shù)器記錄已發(fā)送的位數(shù)。localparam IDLE 2d0; localparam TRANSFER 2d1; localparam DONE 2d2; reg [1:0] state; reg [7:0] clk_cnt; // 時(shí)鐘分頻計(jì)數(shù)器 reg [7:0] bit_cnt; // 位計(jì)數(shù)器 reg [DATA_WIDTH-1:0] shift_reg; // 移位寄存器 reg sclk_r; // SCLK的寄存器版本這個(gè)狀態(tài)機(jī)的關(guān)鍵設(shè)計(jì)思路是不直接用一個(gè)高頻時(shí)鐘去產(chǎn)生邊沿而是用分頻計(jì)數(shù)器產(chǎn)生SCLK的翻轉(zhuǎn)事件。每數(shù)到分頻系數(shù)的一半翻轉(zhuǎn)一次SCLK。采樣的時(shí)候通過判定SCLK的當(dāng)前電平和CPOL/CPHA的關(guān)系來決定是更新數(shù)據(jù)還是采樣數(shù)據(jù)。4.3 移位和數(shù)據(jù)采樣的正確姿勢(shì)在SPI主模式下數(shù)據(jù)發(fā)送相對(duì)簡(jiǎn)單每次SCLK的數(shù)據(jù)切換邊沿到來時(shí)移位寄存器移出一位輸出到MOSI。數(shù)據(jù)接收則恰恰相反在SCLK的采樣邊沿到來時(shí)把MISO上的電平打進(jìn)來。這里有個(gè)很核心的模塊技巧邊沿檢測(cè)。你需要在FPGA的主時(shí)鐘域里檢測(cè)SCLK的邊沿。最常見的做法是把SCLK寄存兩拍然后做異或邏輯reg sclk_d1; reg sclk_d2; always (posedge clk or negedge rst_n) begin if (!rst_n) begin sclk_d1 1b0; sclk_d2 1b0; end else begin sclk_d1 sclk; sclk_d2 sclk_d1; end end wire sclk_rising sclk_d1 ~sclk_d2; wire sclk_falling ~sclk_d1 sclk_d2;這個(gè)兩拍寄存的做法既完成了邊沿檢測(cè)也把SCLK信號(hào)同步到了系統(tǒng)時(shí)鐘域避免亞穩(wěn)態(tài)。很多人寫SPI主模式直接用sclk去做時(shí)鐘觸發(fā)always塊這在低速時(shí)問題不大但在復(fù)雜工程里容易出很多時(shí)序問題。用系統(tǒng)時(shí)鐘打兩拍檢測(cè)邊沿可以避免跨時(shí)鐘域分析也方便在狀態(tài)機(jī)里處理。采樣時(shí)需要根據(jù)CPHA配置決定是上升沿采樣還是下降沿采樣wire sclk_sample_edge (CPHA 0) ? sclk_rising : sclk_falling; wire sclk_shift_edge (CPHA 0) ? sclk_falling : sclk_rising;CPHA0時(shí)第一個(gè)邊沿采樣第二個(gè)邊沿切換CPHA1時(shí)反過來。再加上CPOL決定空閑電平這樣一個(gè)通用驅(qū)動(dòng)就出來了。4.4 完整狀態(tài)機(jī)邏輯關(guān)鍵的核心狀態(tài)機(jī)代碼如下always (posedge clk or negedge rst_n) begin if (!rst_n) begin state IDLE; sclk CPOL; cs_n 1b1; mosi 1b0; busy 1b0; clk_cnt 8d0; bit_cnt 8d0; shift_reg {DATA_WIDTH{1b0}}; end else begin case (state) IDLE: begin cs_n 1b1; sclk CPOL; busy 1b0; if (start) begin cs_n 1b0; // 拉低片選 state TRANSFER; bit_cnt 0; clk_cnt 0; shift_reg tx_data; busy 1b1; end end TRANSFER: begin // SCLK生成邏輯計(jì)數(shù)到分頻系數(shù)的一半時(shí)間翻轉(zhuǎn)一次 if (clk_cnt (clk_div/2 - 1)) begin clk_cnt 0; sclk ~sclk; end else begin clk_cnt clk_cnt 1; end // 數(shù)據(jù)移位在數(shù)據(jù)切換邊沿 if (sclk_shift_edge) begin if (MSB_FIRST) begin mosi shift_reg[DATA_WIDTH-1]; shift_reg {shift_reg[DATA_WIDTH-2:0], 1b0}; end else begin mosi shift_reg[0]; shift_reg {1b0, shift_reg[DATA_WIDTH-1:1]}; end bit_cnt bit_cnt 1; end // 數(shù)據(jù)采樣在采樣邊沿 if (sclk_sample_edge) begin if (MSB_FIRST) begin shift_reg {shift_reg[DATA_WIDTH-2:0], miso}; end else begin shift_reg {miso, shift_reg[DATA_WIDTH-1:1]}; end end if (bit_cnt DATA_WIDTH sclk_shift_edge) begin state DONE; end end DONE: begin cs_n 1b1; // 釋放片選 state IDLE; busy 1b0; end endcase end end assign rx_data shift_reg; // 實(shí)時(shí)透出接收移位寄存器方便用戶在IDLE后讀取這里有三個(gè)細(xì)節(jié)要注意第一我在TRANSFER里同時(shí)檢測(cè)了移位邊沿和采樣邊沿這兩個(gè)邊沿是交替出現(xiàn)的。當(dāng)你用系統(tǒng)時(shí)鐘去驅(qū)動(dòng)時(shí)上升沿和下降沿間隔了半個(gè)SCLK周期所以它們不會(huì)沖突因?yàn)橐粋€(gè)always塊里是順序執(zhí)行的完美避開了競(jìng)爭(zhēng)。第二判斷發(fā)完最后一位的時(shí)機(jī)很關(guān)鍵。我是在bit_cnt等于DATA_WIDTH并且最后一個(gè)移位邊沿到來時(shí)才跳轉(zhuǎn)到DONE。這樣保證SCLK完整走完最后一位CS釋放時(shí)不會(huì)截?cái)嘧詈笠粋€(gè)數(shù)據(jù)。很多人CS拉早了最后一個(gè)bit直接被切掉就是從設(shè)備收不到完整字節(jié)的原因。第三從設(shè)備返回的數(shù)據(jù)在最后一個(gè)采樣邊沿就已經(jīng)全部在shift_reg里了所以從DONE回到IDLE之后rx_data已經(jīng)是完整的數(shù)據(jù)了。不需要額外等一拍。4.5 從模式設(shè)計(jì)提示如果你的場(chǎng)景是FPGA做從設(shè)備接收MCU的命令設(shè)計(jì)思路需要做幾處調(diào)整。從模式的核心是SCLK和CS都是從外部進(jìn)來的必須先在FPGA內(nèi)部做兩級(jí)同步然后檢測(cè)SCLK的邊沿。因?yàn)橥獠繒r(shí)鐘和FPGA內(nèi)部時(shí)鐘是異步的直接使用外部時(shí)鐘做觸發(fā)是不安全的尤其在系統(tǒng)時(shí)鐘頻率和SCLK頻率可比的場(chǎng)景。采樣數(shù)據(jù)也建議用系統(tǒng)時(shí)鐘打拍后采樣而不是直接用SCLK作為寄存器的時(shí)鐘。因?yàn)镕PGA內(nèi)部走線的時(shí)鐘樹需要統(tǒng)一分散的時(shí)鐘會(huì)導(dǎo)致布局布線的時(shí)序問題容易出現(xiàn)物理層面不可復(fù)現(xiàn)的bug。5. 硬件片選與軟件片選的抉擇5.1 硬件片選的優(yōu)勢(shì)硬件片選是指CS信號(hào)直接由SPI模塊在傳輸開始/結(jié)束時(shí)自動(dòng)控制用戶只需要發(fā)出start信號(hào)模塊自己完成CS拉低、發(fā)送、釋放。這種方式的好處是時(shí)序可控性最好你可以精確控制CS拉低到第一個(gè)SCLK邊沿的時(shí)間保證滿足從設(shè)備的建立時(shí)間要求不需要用戶軟件介入避免用戶在CS拉低之后、啟動(dòng)傳輸之前的一段窗口期里受到干擾方便實(shí)現(xiàn)連續(xù)傳輸模式在Flash的連續(xù)讀、連續(xù)寫場(chǎng)景硬件片選可以自動(dòng)維持CS為低直到整塊數(shù)據(jù)搬完我在W25Q128這類Flash芯片上硬件片選體驗(yàn)非常好時(shí)序干凈讀出來的數(shù)據(jù)基本不需要做額外的毛刺處理。5.2 軟件片選的靈活之處軟件片選是把CS信號(hào)作為一個(gè)普通的GPIO由用戶邏輯或軟件在SPI傳輸之前手動(dòng)拉低傳輸結(jié)束后再手動(dòng)拉高。這適合什么場(chǎng)景呢第一個(gè)是SPI總線上掛了多個(gè)從設(shè)備你需要?jiǎng)討B(tài)選擇比如一個(gè)ADC、一個(gè)Flash、一個(gè)SD卡它們各自有獨(dú)立的CS。第二個(gè)是從設(shè)備的CS時(shí)序有特殊要求需要在中間人為地制造一些縫隙比如某些傳感器要求CS低電平保持時(shí)間大于某個(gè)值。第三個(gè)是調(diào)試階段你還沒有完全掌握從設(shè)備的CS時(shí)序要求先用軟件片選手動(dòng)測(cè)出窗口再固化到硬件控制里。5.3 我的選擇經(jīng)驗(yàn)我的習(xí)慣是默認(rèn)用硬件片選因?yàn)榭煽啃愿郀顟B(tài)機(jī)自己知道什么時(shí)候該拉CS、什么時(shí)候該釋放不會(huì)出現(xiàn)軟件延時(shí)抖動(dòng)導(dǎo)致CS時(shí)序漂移的問題只有遇到多個(gè)從設(shè)備需要同時(shí)掛在回應(yīng)件場(chǎng)景下才用軟件映射把CS信號(hào)做成一個(gè)Memory Map的寄存器。另外有些芯片對(duì)CS的要求比較嬌氣。比如AFE4490這類高精度模擬前端它的SPI接口對(duì)CS時(shí)序非常敏感CS釋放過早會(huì)導(dǎo)致寄存器寫入失敗。這類芯片我建議哪怕是FPGA環(huán)境也做一次芯片手冊(cè)的時(shí)序核對(duì)確認(rèn)CS建立/保持時(shí)間滿足之后再?zèng)Q定方案。6. 仿真驗(yàn)證實(shí)戰(zhàn)經(jīng)驗(yàn)分享6.1 搭建一個(gè)可復(fù)現(xiàn)的testbench在我自己的開發(fā)流程里SPI模塊寫完之后第一件事不是直接上板而是先在仿真環(huán)境里跑一遍。仿真可以快速確認(rèn)字節(jié)順序是否正確MSB first還是LSB firstCPOL和CPHA是否按預(yù)期工作CS時(shí)序是否滿足發(fā)送的數(shù)據(jù)和接收的數(shù)據(jù)是否能對(duì)上一個(gè)基本的testbench包含兩部分時(shí)鐘生成和激勵(lì)產(chǎn)生。timescale 1ns/1ps module tb_spi_master; reg clk 0; reg rst_n 0; reg start 0; reg [7:0] tx_data 8hA5; wire [7:0] rx_data; wire busy; wire sclk; wire cs_n; wire mosi; reg miso 0; // 25MHz系統(tǒng)時(shí)鐘50MHz也可以這里為了看得清楚用的25MHz always #20 clk ~clk; spi_master #( .CLK_FREQ (25_000_000), .SCLK_FREQ ( 5_000_000), .DATA_WIDTH (8), .CPOL (0), .CPHA (0), .MSB_FIRST (1) ) dut ( .clk (clk), .rst_n (rst_n), .start (start), .tx_data(tx_data), .busy (busy), .sclk (sclk), .cs_n (cs_n), .mosi (mosi), .miso (miso) ); // 模擬一個(gè)假從設(shè)備把MISO回應(yīng)為固定值或者回環(huán)到MOSI always (posedge sclk) begin miso mosi; // 回環(huán)模式方便檢查 end initial begin rst_n 0; #100; rst_n 1; #50; (negedge clk); start 1; tx_data 8hA5; #20; start 0; // 等待傳輸完成 wait (!busy); $display(Transfer done, rx_data %02x, rx_data); #100; $finish; end endmodule上面這個(gè)testbench我加了一個(gè)回環(huán)邏輯把MOSI直接回送到MISO這樣仿真環(huán)境里就能看到收發(fā)數(shù)據(jù)是否一致。如果tx_data A5rx_data也應(yīng)該是A5說明整個(gè)數(shù)據(jù)通路沒有問題。6.2 仿真波形里到底要看什么波形打開之后不要只盯著最后結(jié)果需要逐個(gè)窗口核對(duì)第一段看CS拉低之后到第一個(gè)SCLK上升沿的時(shí)間間隔?？此欠駶M足你設(shè)計(jì)的cs_setup時(shí)間要求。這段如果在仿真里都太短說明狀態(tài)機(jī)的CS拉低時(shí)機(jī)需要調(diào)整比如可以單獨(dú)加一拍CS_Setup狀態(tài)。第二段看SCLK是不是均勻的方波有沒有脈寬不對(duì)稱的情況。我之前用分頻計(jì)數(shù)器的時(shí)候計(jì)數(shù)初值沒設(shè)對(duì)導(dǎo)致SCLK高電平時(shí)間比低電平時(shí)間長(zhǎng)了1拍波形看起來不錯(cuò)但實(shí)際從設(shè)備對(duì)占空比敏感時(shí)就會(huì)出錯(cuò)。第三段看MOSI在SCLK的哪個(gè)位置翻轉(zhuǎn)。這個(gè)是最能檢驗(yàn)CPOL/CPHA有沒有配錯(cuò)的地方CPHA0時(shí)MOSI應(yīng)該在SCLK的下升沿后立刻更新然后在上升沿采樣數(shù)據(jù)在采樣窗口內(nèi)保持穩(wěn)定如果觀察到的現(xiàn)象恰好相反說明CPHA配反了。第四段看CS釋放的時(shí)機(jī)。CS從低變高的那一刻必須要等到最后一個(gè)SCLK邊沿完成之后。如果CS和SCLK同時(shí)動(dòng)作多半是有問題的。6.3 仿真中踩過的典型坑仿真里最常見的坑一個(gè)是沿和電平搞混。SPI協(xié)議是邊沿觸發(fā)但仿真波形會(huì)因?yàn)檠訒r(shí)設(shè)置導(dǎo)致邊沿和采樣窗口邊界模糊。建議在testbench里加$monitor或者$display打印關(guān)鍵寄存器的變化不要光看波形有時(shí)候波形縮得太小邊沿錯(cuò)位肉眼根本看不出來。另一個(gè)坑是起始條件沒給夠。像SPI這種有片選的協(xié)議如果rst_n釋放后沒有等足夠長(zhǎng)時(shí)間就啟動(dòng)傳輸可能出現(xiàn)一些奇怪行為。我個(gè)人習(xí)慣是復(fù)位后至少等系統(tǒng)時(shí)鐘10拍以上再拉start保證狀態(tài)機(jī)和內(nèi)部寄存器都回到確定的初始狀態(tài)。7. 上板調(diào)試中的常見故障與排查實(shí)錄7.1 波形看著沒問題設(shè)備就是不響應(yīng)這是最氣人的一種情況。用邏輯分析儀抓波形SCLK正常MOSI也按時(shí)翻轉(zhuǎn)但外設(shè)始終沒有任何回應(yīng)。這種時(shí)候第一件事是把數(shù)據(jù)手冊(cè)翻出來核對(duì)CPOL和CPHA配置。有一次我做STM32和FPGA通過SPI對(duì)接兩邊都以為自己是標(biāo)準(zhǔn)模式結(jié)果一個(gè)默認(rèn)Mode 0一個(gè)默認(rèn)Mode 3看起來好像標(biāo)準(zhǔn)其實(shí)完全不同。SPI有4種模式必須兩邊都核對(duì)清楚這是最常見的配置錯(cuò)誤。其次檢查是否有從設(shè)備的時(shí)鐘速率上限。如果FPGA主時(shí)鐘很高分頻系數(shù)取了一個(gè)比較激進(jìn)的值SCLK超過了從設(shè)備的額定值設(shè)備也會(huì)不響應(yīng)。再有一個(gè)隱藏問題MISO信號(hào)沒有上拉或下拉。MISO通常是推挽輸出但有些從設(shè)備在CS拉高時(shí)釋放總線變成高阻態(tài)。如果FPGA引腳沒有啟用內(nèi)部上拉MISO在總線空閑時(shí)就是浮空狀態(tài)一旦有一點(diǎn)點(diǎn)干擾采樣回來的數(shù)據(jù)就是亂的。7.2 數(shù)據(jù)錯(cuò)位、串位數(shù)據(jù)錯(cuò)位但波形看起來正常這是SPI調(diào)試?yán)镒铍[蔽的問題。第一個(gè)可能的原因是采樣邊沿和切換邊沿沒對(duì)準(zhǔn)。如果CPHA配置不對(duì)數(shù)據(jù)在采樣瞬間剛好處于切換過渡階段采回來的就是毛刺值。這種問題在仿真里不容易發(fā)現(xiàn)因?yàn)榉抡姝h(huán)境里信號(hào)切換是瞬時(shí)的而真實(shí)電路中MOSI上存在傳播延時(shí)和上升沿時(shí)間。解決方法下降沿發(fā)數(shù)據(jù)、上升沿采樣是Mode 0的標(biāo)準(zhǔn)做法。如果你發(fā)現(xiàn)數(shù)據(jù)錯(cuò)位可以嘗試把數(shù)據(jù)發(fā)送邊沿往前提半個(gè)SCLK周期給數(shù)據(jù)穩(wěn)定留出余量也就是用在SCLK下沿之后的某個(gè)時(shí)刻更新MOSI保證上升沿前數(shù)據(jù)已經(jīng)穩(wěn)定這個(gè)思路調(diào)整。第二個(gè)可能的原因是時(shí)鐘邊沿檢測(cè)失敗。我之前說過要用兩級(jí)同步檢測(cè)邊沿如果你圖省事直接用sclk作為觸發(fā)時(shí)鐘的always塊在FPGA布局布線后偶爾會(huì)出現(xiàn)偶爾丟一拍時(shí)鐘的怪問題。這種問題非常難查最好在一開始就按同步設(shè)計(jì)的方法來寫。7.3 CS釋放導(dǎo)致最后一個(gè)字節(jié)丟失這是Flash和ADC類設(shè)備上非常典型的問題。最后一個(gè)字節(jié)的數(shù)據(jù)在最后一個(gè)SCLK邊沿才有效如果你的狀態(tài)機(jī)檢測(cè)到位計(jì)數(shù)達(dá)到數(shù)據(jù)寬度就立刻釋放CS很可能會(huì)把最后一位數(shù)據(jù)截掉。我建議在狀態(tài)機(jī)里設(shè)置一個(gè)尾巴狀態(tài)或者延后一拍釋放CS。也就是說即使最后一比特已經(jīng)發(fā)送完成也要把CS維持低電平至少半個(gè)SCLK周期再釋放。為從設(shè)備的數(shù)據(jù)鎖存提供時(shí)間窗口。這也是為什么我前面的代碼里DONE狀態(tài)單獨(dú)占了狀態(tài)機(jī)的一拍時(shí)間目的就是為了讓CS晚于SCLK釋放。7.4 FPGA和STM32通過FMC/SPI通信時(shí)容易犯的錯(cuò)STM32H743這類高端MCU跟FPGA的接口方式很多FMC靈活的存儲(chǔ)控制器是很多人選用的方式。FMC把FPGA當(dāng)作外部存儲(chǔ)器來訪問FPGA這邊則會(huì)做一個(gè)總線轉(zhuǎn)SPI的橋接邏輯。這種情況下有一個(gè)很大的坑FMC寫入的數(shù)據(jù)位寬和SPI實(shí)際發(fā)送的位寬可能不一致。比如FMC總線是16位的而某個(gè)SPI從設(shè)備的寄存器只有8位。如果FPGA這邊沒有做高位屏蔽或者數(shù)據(jù)拼接就會(huì)出現(xiàn)寫一次命令SPI發(fā)出的是兩個(gè)字節(jié)從設(shè)備收到多余的數(shù)據(jù)。解決的辦法是解析FMC的地址線讓每個(gè)寄存器地址精確映射到一次SPI傳輸而不是讓數(shù)據(jù)總線直接對(duì)接SPI的發(fā)送寄存器。另外FMC接口寫入的時(shí)序比較快而SPI本身相對(duì)慢。如果MCU側(cè)連續(xù)寫入多個(gè)寄存器FPGA這邊如果還沒有處理完上一筆事務(wù)新的請(qǐng)求就會(huì)丟失或者覆蓋。所以務(wù)必要在FMC接口和SPI模塊之間加FIFO做緩沖并且提供滿標(biāo)志給MCU讀取。這個(gè)細(xì)節(jié)我踩過太多次了不加FIFOMCU寫太快FPGA就會(huì)漏命令。7.5 調(diào)試工具推薦SPI調(diào)試建議使用邏輯分析儀不要只依賴示波器。SPI是數(shù)字協(xié)議邏輯分析儀可以把CS、SCLK、MOSI、MISO四根線一起抓下來還帶協(xié)議解析直接看你發(fā)的是什么數(shù)據(jù)、收的是什么數(shù)據(jù)極其直觀。我用的是那種幾十塊錢的8通道邏輯分析儀配合開源軟件日常SPI調(diào)試完全夠用。如果現(xiàn)場(chǎng)沒有邏輯分析儀用示波器至少同時(shí)看兩路一路SCLK一路MOSI或CS。用余輝模式可以看到信號(hào)翻轉(zhuǎn)的瞬態(tài)過程判斷時(shí)序余量。8. 代碼可維護(hù)性參數(shù)化與通用化8.1 參數(shù)化才是一次寫好處處復(fù)用我見過不少同學(xué)寫的SPI模塊數(shù)據(jù)和時(shí)鐘都寫死在代碼里。一旦換芯片整段代碼改得面目全非。真正好用的SPI模塊應(yīng)該參數(shù)化到改幾個(gè)parameter就能適配不同外設(shè)的程度。我自己的參數(shù)表一般是這樣的DATA_WIDTH支持8、12、16、24、32位MSB_FIRST可切換CPOL、CPHA可配置CLK_DIV可在運(yùn)行時(shí)通過寄存器調(diào)整分頻系數(shù)有了這些參數(shù)換一個(gè)ADC、換一個(gè)Flash基本就是改初始值的事狀態(tài)機(jī)的骨架完全不用動(dòng)。8.2 異步FIFO隔離時(shí)鐘域如果在設(shè)計(jì)中SPI的時(shí)鐘域和系統(tǒng)時(shí)鐘域不同比如SPI SCLK來自PLL的獨(dú)立時(shí)鐘域建議在SPI模塊外面包一層異步FIFO。發(fā)送側(cè)寫FIFO用系統(tǒng)時(shí)鐘讀FIFO送進(jìn)SPI模塊用SCLK時(shí)鐘域接收側(cè)反過來。這樣能有效避免跨時(shí)鐘域?qū)е碌臄?shù)據(jù)錯(cuò)亂。我實(shí)際的項(xiàng)目中經(jīng)常遇到MCU通過FMC總線訪問FPGAFPGA再通過SPI控制ADCFMC側(cè)和SPI側(cè)的時(shí)鐘不同步FIFO幾乎是必選項(xiàng)。而且FIFO深度建議不小于16能緩沖Burst寫入的峰值。8.3 添加可讀的狀態(tài)寄存器最后一條經(jīng)驗(yàn)在SPI模塊里增加一個(gè)狀態(tài)寄存器把busy、error、當(dāng)前狀態(tài)、最近一次傳輸?shù)腷it數(shù)暴露出來。上板調(diào)試時(shí)通過JTAG或者UART把這些寄存器讀回來能極大縮短排查時(shí)間。很多看似玄學(xué)的問題其實(shí)只要看寄存器狀態(tài)就能定位到具體環(huán)節(jié)。我調(diào)試SPI從模式的時(shí)候就把最近一次SCLK邊沿檢測(cè)計(jì)數(shù)寫進(jìn)狀態(tài)寄存器一旦MCU那邊的時(shí)鐘極性配置詭異我通過寄存器看到的計(jì)數(shù)異常就能反向定位MCU的配置錯(cuò)誤。9. 速率評(píng)估與極限設(shè)計(jì)經(jīng)驗(yàn)9.1 能跑多快取決于什么SPI的極限速率不光是SCLK頻率本身還取決于FPGA內(nèi)部邏輯的時(shí)序收斂情況。對(duì)于50MHz的SCLK方波的上升沿和下降沿都快信號(hào)完整性的要求隨之提高PCB上如果有長(zhǎng)的走線反射可能導(dǎo)致采樣錯(cuò)誤。我自己的經(jīng)驗(yàn)是在FPGA的普通IO上SPI頻率跑到50MHz以上就要開始關(guān)注IO走線長(zhǎng)度、是否加了串聯(lián)電阻、板廠的阻抗控制是否精確了。對(duì)于一般的低速外設(shè)ADC、Flash、屏幕10~30MHz是完全夠用的區(qū)間也是邏輯最容易做到穩(wěn)定可靠的區(qū)間。9.2 如何優(yōu)化速率如果你確實(shí)需要更高的SPI速率優(yōu)化的重點(diǎn)有兩個(gè)一個(gè)是減少SCLK產(chǎn)生邏輯的組合邏輯延時(shí)。把分頻計(jì)數(shù)器的比較邏輯做簡(jiǎn)化比如計(jì)數(shù)到0比計(jì)數(shù)到某個(gè)任意值邏輯更快。一個(gè)是盡量把MOSI更新的邏輯靠后保證數(shù)據(jù)在采樣窗口內(nèi)的建立時(shí)間盡可能長(zhǎng)。還有一個(gè)小技巧在SCLK每個(gè)翻轉(zhuǎn)沿之前一拍就把MOSI更新好。這意味著你沒有完全按SCLK的邊沿來發(fā)數(shù)據(jù)而是提前一點(diǎn)更新。這在FPGA內(nèi)部實(shí)現(xiàn)上等效于把數(shù)據(jù)切換和時(shí)鐘翻轉(zhuǎn)解耦數(shù)據(jù)穩(wěn)定窗口變寬。這也是很多優(yōu)秀SPI驅(qū)動(dòng)性能更好的原因。10. 個(gè)人踩坑總結(jié)幾個(gè)值得反復(fù)咀嚼的教訓(xùn)做了這么多年FPGA開發(fā)SPI這個(gè)接口我前前后后寫過不下十版每次都有新的理解。有幾條個(gè)人體會(huì)分享給大家參考。第一永遠(yuǎn)不要相信標(biāo)準(zhǔn)SPI這種說法。不同的外設(shè)時(shí)序定義千差萬別。接到一個(gè)新芯片第一件事一定是把手冊(cè)里的時(shí)序圖翻譯成自己狀態(tài)機(jī)的四個(gè)關(guān)鍵節(jié)點(diǎn)CS拉低位置、第一個(gè)采樣邊沿位置、最后一個(gè)采樣邊沿位置、CS釋放位置。翻譯完了再寫代碼成功率能翻一倍。第二仿真和上板截然不同。仿真解決的是邏輯對(duì)不對(duì)的問題上板解決的是物理世界怎么匹配的問題。很多問題仿真里根本不存在因?yàn)榉抡胬餂]有傳播延時(shí)、沒有信號(hào)完整性問題、沒有IO電平判定的模糊區(qū)。所以仿真過了只是開始不是結(jié)束。第三看波形要看出趨勢(shì)而不是瞬間。SPI調(diào)試中單次觸發(fā)能抓到問題但更隱蔽的問題是間歇性的。我建議邏輯分析儀用連續(xù)觸發(fā)或者長(zhǎng)時(shí)間抓取模式看看很長(zhǎng)時(shí)間內(nèi)有沒有偶發(fā)的錯(cuò)位因?yàn)檫@種問題往往是片選時(shí)序邊緣抖動(dòng)或者外部干擾引起的。第四代碼的可讀性和可維護(hù)性極其重要。SPI模塊雖然代碼量不大但至少要在文件頭部把時(shí)序參數(shù)、狀態(tài)定義、使用方式寫清楚。因?yàn)槿齻€(gè)月后你自己都未必記得當(dāng)初為什么CPHA要這樣配置。寫設(shè)計(jì)筆記是FPGA工程師職業(yè)素養(yǎng)的一部分。第五實(shí)在調(diào)不通的時(shí)候把SCLK降速試試。很多時(shí)候硬件就在那里只是你的時(shí)序余量不足。把SCLK降一半很多問題會(huì)暴露得更清楚——如果降速后依然出錯(cuò)說明問題不在速率而在協(xié)議配置或者接線本身。這一步能幫你迅速縮小排查范圍。如果你打算把SPI接到非標(biāo)的設(shè)備上我建議先把標(biāo)準(zhǔn)的SPI主模式調(diào)通再做定制化修改。把基礎(chǔ)模塊驗(yàn)證扎實(shí)后面加什么花活都容易。