開寫之前先交代一句現(xiàn)在網(wǎng)上SystemVerilog的學(xué)習(xí)資料不少但多數(shù)是零散語法點(diǎn)或者直接甩一段UVM代碼讓人硬啃。你跟著筆記一路看到第9篇說明前面幾篇的基礎(chǔ)已經(jīng)打過了——數(shù)據(jù)類型、過程語句、OOP、隨機(jī)化、線程同步這些知識(shí)點(diǎn)都過了一遍。這一篇我們把目光從“寫代碼”轉(zhuǎn)向“搭環(huán)境”核心是接口interface、斷言SVA和功能覆蓋率這三樣?xùn)|西。它們才是SystemVerilog驗(yàn)證方法學(xué)的真正門檻也是從“會(huì)寫RTL”到“會(huì)做驗(yàn)證”的分水嶺。這話不是我夸張。你用Verilog做過項(xiàng)目的話一定有體會(huì)模塊端口列表一長串幾十根信號(hào)線反復(fù)聲明、重復(fù)連接稍微改個(gè)位寬就是全工程牽一發(fā)動(dòng)全身。而SystemVerilog里引入接口就是為了根治端口連接這個(gè)老大難問題。斷言則是把“時(shí)序?qū)Σ粚?duì)”這件事從人類肉眼檢查變成機(jī)器自動(dòng)檢查。覆蓋率更進(jìn)一步直接量化驗(yàn)證到底驗(yàn)夠了沒有。這三樣?xùn)|西配合起來才構(gòu)成一套現(xiàn)代驗(yàn)證環(huán)境的基本骨架。這篇筆記我會(huì)按自己的學(xué)習(xí)路徑來寫先講接口怎么解決連接問題再說斷言怎么寫、怎么調(diào)最后說覆蓋率怎么收集、怎么指導(dǎo)驗(yàn)證收斂。中間會(huì)穿插一些我實(shí)際寫代碼時(shí)踩過的坑尤其是那些仿真器不報(bào)錯(cuò)、但結(jié)果就是不對(duì)的隱蔽問題這些都是語法書里不會(huì)明說的。1. 學(xué)習(xí)路徑定位為什么第9篇該講接口驗(yàn)證三件套先幫你把坐標(biāo)系建立起來。如果前面8篇是跟著主流SV教程的順序走的大概會(huì)覆蓋這些內(nèi)容logic類型和2態(tài)/4態(tài)值、數(shù)組和隊(duì)列、結(jié)構(gòu)體和枚舉、always/initial過程塊、任務(wù)函數(shù)、類與繼承、隨機(jī)化約束、fork-join線程控制。這套組合拳打完之后你已經(jīng)能用SystemVerilog寫出一個(gè)簡單的驗(yàn)證組件的雛形了。但從“雛形”到“可用的驗(yàn)證環(huán)境”中間還隔著一道重要的坎——怎么把驗(yàn)證組件和DUT正確地連起來。在Verilog時(shí)代我們的做法是窮舉端口。一個(gè)DUT幾十個(gè)端口驗(yàn)證平臺(tái)里得用wire/reg一一對(duì)應(yīng)聲明然后在testbench頂層逐個(gè)連接。并且這種連接是“剛性”的RTL內(nèi)部結(jié)構(gòu)一變驗(yàn)證環(huán)境跟著崩。SystemVerilog接口正是為了解決這個(gè)痛點(diǎn)而產(chǎn)生。它把一組相關(guān)的信號(hào)封裝成一個(gè)包連接的時(shí)候只傳一個(gè)接口對(duì)象而不是把幾十根線攤開來一根根接。額外還帶上了方向和時(shí)序控制的語法支持這讓驗(yàn)證環(huán)境的結(jié)構(gòu)一下子清爽了很多。再說說為什么斷言是這個(gè)階段必須學(xué)的內(nèi)容。如果你已經(jīng)寫完了一個(gè)帶隨機(jī)激勵(lì)的testbench運(yùn)行幾萬個(gè)周期后你能不能拍著胸脯說“DUT的行為全部正確”大多數(shù)時(shí)候不能。你頂多檢查輸出端的最終結(jié)果但內(nèi)部的關(guān)鍵時(shí)序關(guān)系——比如握手信號(hào)拉高后多久必須出數(shù)據(jù)、某些參數(shù)是否永遠(yuǎn)保持在一個(gè)合法區(qū)間——這些約束靠功能參考模型很難全覆蓋。斷言的作用就是把這類“永遠(yuǎn)成立”的規(guī)則寫進(jìn)驗(yàn)證環(huán)境里讓仿真器在跑仿真的時(shí)候?qū)崟r(shí)盯住這些規(guī)則一旦違反立刻報(bào)告。這等于給你的驗(yàn)證過程加了一層電子眼效率比人眼掃波形高一個(gè)量級(jí)。覆蓋率則是驗(yàn)證工程的驗(yàn)收標(biāo)準(zhǔn)。領(lǐng)導(dǎo)問你“功能驗(yàn)得怎么樣了”如果你只能回答“跑了十萬個(gè)周期、波形都過了”這在今天是不專業(yè)的。功能性驗(yàn)證是否完整要看覆蓋率數(shù)據(jù)激勵(lì)是否把各個(gè)功能點(diǎn)都打到了邊界值和異常值有沒有覆蓋跨功能的組合情況有沒有測到這些問題的答案只有覆蓋率模型能給出。學(xué)完這一篇你可以開始獨(dú)立搭建一個(gè)像樣的驗(yàn)證環(huán)境而不是僅僅停留在測試向量級(jí)。對(duì)馬上要做項(xiàng)目或準(zhǔn)備面試的人來說接口、斷言、覆蓋率基本都是必問的高頻考點(diǎn)。2. 接口interface把“蜘蛛網(wǎng)”變成“總線插頭”2.1 從端口爆炸到接口封裝我見過最夸張的一個(gè)模塊端口列表有六十多個(gè)端口注釋寫了兩百行。每次在模塊實(shí)例化的時(shí)候復(fù)制粘貼都能粘出錯(cuò)來。接口的思路就是把這些信號(hào)按照“總線協(xié)議”或“功能分組”歸攏到一個(gè)容器里。舉個(gè)例子一個(gè)簡單的AXI-Lite從機(jī)接口讀地址、讀數(shù)據(jù)、寫地址、寫數(shù)據(jù)、寫應(yīng)答、讀應(yīng)答等一二十個(gè)信號(hào)全部可以被封裝到一個(gè)名為axis_if的接口中。頂層連接時(shí)只需要寫“從機(jī)模塊例化端口中出現(xiàn)if_axis.slave”這樣一個(gè)端口其余信號(hào)全部自動(dòng)連接好。下面給一個(gè)最小可用的接口定義。雖然代碼很簡單但它包含了兩層重要語法第一是信號(hào)聲明和module里面的wire/logic很相似第二是modport用來規(guī)定這個(gè)接口對(duì)外呈現(xiàn)的方向視圖。interface bus_if(input logic clk, input logic rst_n); logic [31:0] addr; logic [31:0] wdata; logic we; logic [31:0] rdata; // master視角的方向約束 modport master (output addr, output wdata, output we, input rdata); // slave視角的方向約束 modport slave (input addr, input wdata, input we, output rdata); endinterface2.2 modport與信號(hào)方向的核心語義modport是接口里非常重要但容易被忽視的語法。它本身不創(chuàng)建新信號(hào)也不做驅(qū)動(dòng)強(qiáng)度的改變只是給使用者提供一份視圖。你可以理解成給同一組信號(hào)發(fā)了兩種不同類型的名片作為master模塊它看到addr、wdata、we是輸出作為slave模塊它看到這三個(gè)信號(hào)是輸入。方向本身就是一種約束能幫助你在連接階段就發(fā)現(xiàn)方向錯(cuò)誤而不必等到仿真出問題再排查。上面的例子中如果你在連接一個(gè)RAM模型時(shí)錯(cuò)誤地把它的addr端口接到master模組方向仿真器會(huì)在elaboration階段直接報(bào)連接沖突。這比Verilog時(shí)代把一根input接到reg上、仿真跑到半路誰都不驅(qū)動(dòng)誰然后所有值變X的體驗(yàn)要好太多。實(shí)際使用modport還有一個(gè)細(xì)節(jié)要特別注意如果接口里定義了時(shí)鐘信號(hào)clk而modport里沒有把時(shí)鐘列進(jìn)去那么通過這個(gè)modport連接到的模塊依然可以用接口中的clk通過直接引用接口名的方式但如果是通過接口實(shí)例傳入后再在模塊內(nèi)部用“if_xxx.xxx”引用方向規(guī)則就不起作用了。也就是說modport的方向約束只在模塊端口聲明引用時(shí)生效。這個(gè)坑我踩過不止一次仿真器不會(huì)報(bào)錯(cuò)但代碼可讀性和可維護(hù)性會(huì)變差。如果需要強(qiáng)制方向約束最好在模塊例化端口時(shí)使用“接口類型modport名”的直觀寫法。2.3 clocking block給接口裝上“防抖動(dòng)沿”接口把信號(hào)組織好了但這還不夠。驗(yàn)證環(huán)境里經(jīng)常要處理時(shí)鐘邊沿對(duì)齊的問題。比如你在時(shí)鐘上升沿采樣數(shù)據(jù)又要在上升沿附近改變驅(qū)動(dòng)值。若控制不好時(shí)間極易出現(xiàn)建立時(shí)間違例或采樣到不確定值。clocking block就是用來專門定義“在哪個(gè)時(shí)鐘沿采樣”和“在哪個(gè)時(shí)鐘沿驅(qū)動(dòng)”的語法結(jié)構(gòu)。interface bus_if(input logic clk, input logic rst_n); logic [31:0] addr; logic [31:0] wdata; logic we; logic [31:0] rdata; clocking cb (posedge clk); default input #1step output #0; output addr, wdata, we; input rdata; endclocking modport master_mp (clocking cb, output rdata); endinterface這段話里的關(guān)鍵信息是兩處default input #1step output #0。input采樣默認(rèn)提前1step也就是在時(shí)鐘沿到來之前的那個(gè)時(shí)間點(diǎn)完成采集output驅(qū)動(dòng)默認(rèn)延遲0也就是必須在時(shí)鐘沿到來后立刻生效。這套默認(rèn)值能夠最大程度避免競爭。在約束和隨機(jī)化數(shù)據(jù)通過cb驅(qū)動(dòng)DUT的時(shí)候你可以直接寫“cb.addr 32’hF000_0000;”而不是傻傻地等待時(shí)鐘沿后再手工賦值。需要注意的點(diǎn)是通過clocking block驅(qū)動(dòng)的信號(hào)只能使用非阻塞賦值不能用。這一點(diǎn)和RTL里對(duì)時(shí)鐘驅(qū)動(dòng)的要求一樣本質(zhì)是避免產(chǎn)生事件競爭。如今主流仿真器在編譯階段就會(huì)檢查這個(gè)規(guī)則但為了寫出來的代碼風(fēng)格統(tǒng)一自己最好從第一天起就養(yǎng)成這個(gè)習(xí)慣。2.4 virtual interface為何是環(huán)境解耦的關(guān)鍵接口本身是連接在DUT上的實(shí)體端口但如果驗(yàn)證環(huán)境里直接出現(xiàn)“if_axi”這樣的接口句柄那整個(gè)環(huán)境就和具體接口強(qiáng)綁定了。尤其在UVM這種動(dòng)態(tài)構(gòu)造環(huán)境的方法學(xué)里測試用例要能在仿真的任意階段拿到并操作接口對(duì)象于是就有了virtual interface。virtual interface本質(zhì)上是一個(gè)指針指向?qū)嶋H的interface實(shí)例。就像C語言里指向結(jié)構(gòu)體的指針一樣允許你把接口對(duì)象作為參數(shù)傳來傳去而不會(huì)把整個(gè)信號(hào)集復(fù)制一遍。class my_driver; virtual bus_if vif; function void connect(virtual bus_if v); vif v; endfunction task run_phase(); (posedge vif.clk); vif.cb.wdata 32h1234_5678; endtask endclass再強(qiáng)調(diào)一個(gè)vif的坑在類中使用virtual interface之前必須先在構(gòu)造函數(shù)或者外部連接階段顯式賦值。不然你一調(diào)用仿真器就報(bào)空指針錯(cuò)誤。我見過很多UVM初學(xué)者寫環(huán)境時(shí)組件全建好了但忘了在connect_phase里對(duì)interface做賦值結(jié)果跑起來報(bào)錯(cuò)時(shí)都定位不到源碼位置。解決的辦法就是寫環(huán)境之前先把所有virtual interface的連接列個(gè)清單確保每個(gè)組件真正用到的vif都有傳遞路徑。3. 斷言SVA把時(shí)序規(guī)則“硬編碼”進(jìn)仿真器3.1 從手工看波形到機(jī)器盯時(shí)序沒有接觸過斷言的人最容易犯的認(rèn)知錯(cuò)誤是斷言只不過是把testbench里的if判斷搬到一種特殊語法里面。事實(shí)上斷言的價(jià)值在于它可以跨兩個(gè)周期甚至幾十個(gè)周期描述時(shí)序關(guān)系并且以屬性property為單位組織和復(fù)用。比如你要驗(yàn)證“當(dāng)req拉高后grant必須在接下來的兩個(gè)周期內(nèi)拉高且保持至少一個(gè)周期”這段規(guī)則用普通if要寫大量臨時(shí)變量和狀態(tài)跟蹤但在SVA里就是幾行聲明。斷言分兩大類立即斷言和并發(fā)斷言。立即斷言很像過程塊里的if-else在仿真執(zhí)行到該行時(shí)立即判斷當(dāng)前值用的關(guān)鍵字是assert。并發(fā)斷言則是基于時(shí)鐘沿的可以跨越時(shí)間窗口關(guān)鍵字是“assert property”。95%的項(xiàng)目系統(tǒng)級(jí)驗(yàn)證都用并發(fā)斷言因?yàn)樵O(shè)計(jì)的功能時(shí)序大多需要跨周期描述。3.2 核心語法拆解property、sequence與內(nèi)建函數(shù)一個(gè)標(biāo)準(zhǔn)的并發(fā)斷言長這樣property req_grant_handshake; (posedge clk) disable iff (!rst_n) $rose(req) | $rose(grant) [*1] ##1 grant; endproperty assert property (req_grant_handshake) else $error(req hahsed, but grant not asserted in time.);拆開來看$rose(req)表示檢測到req在時(shí)鐘沿上升|表示下一個(gè)時(shí)鐘周期立即發(fā)生$rose(grant)[*1] ##1 grant表示grant在下一拍上升并且再下一拍仍保持拉高。整體讀作復(fù)位釋放后一旦req拉高那么兩拍之后grant必須拉高并穩(wěn)定保持。這個(gè)例子涉及三個(gè)最常用的系統(tǒng)函數(shù)$rose、$fell和$stable分別檢查信號(hào)是否上升、下降、保持不變。還有幾個(gè)高頻使用關(guān)鍵詞值得記牢。##表示時(shí)鐘周期的間隔[*n]表示連續(xù)重復(fù)n周期[-n]表示非連續(xù)但最終發(fā)生n次[*0:5]表示可以重復(fù)0到5次常用在“一段時(shí)間內(nèi)請(qǐng)求最多出現(xiàn)5次”這類場景。disable iff是異步復(fù)位斷言的標(biāo)準(zhǔn)寫法沒有它的話復(fù)位釋放瞬間斷言很可能誤報(bào)。3.3 斷言誤報(bào)的常見來源與排查思路斷言寫得對(duì)能省不少時(shí)間。斷言寫得糙能把人拖進(jìn)調(diào)試泥潭。最常見的坑是采樣時(shí)序問題。我早期寫過一個(gè)斷言用于檢查“讀數(shù)據(jù)在應(yīng)答信號(hào)拉高后的下一拍有效”仿真結(jié)果總是報(bào)失敗。后來打波形發(fā)現(xiàn)應(yīng)答信號(hào)和讀數(shù)據(jù)其實(shí)都滿足時(shí)序但數(shù)據(jù)在時(shí)鐘沿附近變化斷言的采樣點(diǎn)正好采到了變化的中間態(tài)。解決辦法不是改DUT而是把斷言的檢查樣本改成$stable(rdata)或者干脆給clocking block加上合理的input skew。這種問題在正式項(xiàng)目里非常常見判斷斷言報(bào)錯(cuò)時(shí)第一反應(yīng)應(yīng)該是“先看邊界相位而不是急著改設(shè)計(jì)”。還有一類問題是復(fù)位期間的誤報(bào)。如果沒有disable iff在復(fù)位撤銷后的第一個(gè)時(shí)鐘沿?cái)嘌詴?huì)檢測到rst_n還沒完全穩(wěn)定就以時(shí)鐘沿采樣從而產(chǎn)生假失敗。正確做法是每個(gè)屬性開頭都寫明“disable iff (!rst_n)”并在頂層統(tǒng)一封裝一個(gè)宏減少遺漏和手誤。提示面試和工程實(shí)踐中經(jīng)常要求現(xiàn)場寫一個(gè)“兩個(gè)時(shí)鐘周期后信號(hào)必須為高”的斷言。強(qiáng)烈建議把本文這個(gè)|例子背熟很多變式題都能套用。4. 功能覆蓋率驗(yàn)證完整度的量化標(biāo)尺4.1 功能覆蓋率 vs 代碼覆蓋率代碼覆蓋率能告訴你“哪些代碼行被執(zhí)行到了”不能告訴你“執(zhí)行到這些代碼行是否驗(yàn)證了正確的功能”。最典型的情況是一個(gè)狀態(tài)機(jī)模塊跳轉(zhuǎn)條件里有合法狀態(tài)和非法狀態(tài)兩種情況如果隨機(jī)激勵(lì)只覆蓋了合法路徑那狀態(tài)機(jī)的非法狀態(tài)處理邏輯可能永遠(yuǎn)沒被觸發(fā)。代碼覆蓋率看著是100%但功能上根本沒有驗(yàn)證到位。功能覆蓋率就是在這種需求下出現(xiàn)的它的核心是根據(jù)驗(yàn)證計(jì)劃定義的“功能點(diǎn)”來統(tǒng)計(jì)是否被激勵(lì)觸碰到了。用SystemVerilog描述一個(gè)快遞柜系統(tǒng)其實(shí)很直觀設(shè)計(jì)規(guī)格里說柜門在重量傳感器超過閾值時(shí)不允許開啟那么你的驗(yàn)證計(jì)劃里就定義“重量超限時(shí)開鎖請(qǐng)求被拒絕”這樣一個(gè)功能覆蓋點(diǎn)。covergroup里的每個(gè)bin就是這類功能的統(tǒng)計(jì)桶。激勵(lì)跑完后查bin這個(gè)桶為零就說明該功能點(diǎn)沒有被覆蓋到。4.2 covergroup、coverpoint和bin的用法先寫一段可運(yùn)行的覆蓋率模型來看看結(jié)構(gòu)covergroup weight_cg (posedge clk); option.per_instance 1; // 覆蓋“開鎖指令”所有可能值 coverpoint open_cmd { bins idle {0}; bins normal {1}; bins overload_deny {2}; bins illegal default; } // 覆蓋重量區(qū)間 coverpoint load_weight { bins light {[0:100]}; bins normal {[101:500]}; bins heavy {[501:1000]}; bins overloaded {[1001:$]}; } cross open_cmd, load_weight; endgroup這段代碼涵蓋了三個(gè)概念。coverpoint定義了一個(gè)覆蓋采樣點(diǎn)可以把它理解為一個(gè)一維的統(tǒng)計(jì)數(shù)組。bin是這個(gè)數(shù)組里的統(tǒng)計(jì)桶一個(gè)bin就是一個(gè)等價(jià)的輸入值集合。cross是兩個(gè)coverpoint做笛卡爾積用來衡量“不同輸入組合”是否被覆蓋。上面例子中cross后的結(jié)果相當(dāng)于12個(gè)bin如果overload_deny和overloaded組合沒有被擊中仿真結(jié)束后覆蓋率自然就提示你補(bǔ)一條“重量超限且開鎖指令”的用例。bin的聲明還支持default和bins illegal。default不是默認(rèn)取值而是表示“未被其他bin覆蓋的值都?xì)w到這個(gè)桶里”適合用來檢測預(yù)料之外的輸入。illegal則更嚴(yán)格一旦采集到該bin對(duì)應(yīng)的值仿真器立刻報(bào)錯(cuò)常用于捕獲“理論上不應(yīng)該出現(xiàn)”的輸入值。4.3 采樣時(shí)機(jī)與逐實(shí)例選項(xiàng)covergroup默認(rèn)在聲明時(shí)自動(dòng)例化但不打開采樣功能。你需要在合適的時(shí)機(jī)調(diào)用sample()方法或者在covergroup聲明后面帶上(posedge clk)這類觸發(fā)條件。我用過的大多數(shù)項(xiàng)目采用時(shí)鐘沿觸發(fā)方式省去在DUT行為變化后還要手工調(diào)sample。使用時(shí)鐘沿采樣時(shí)采樣值取的是時(shí)鐘沿時(shí)刻的值這一點(diǎn)要和斷言里的采樣一致避免出現(xiàn)“邏輯同一拍但采樣時(shí)機(jī)不同導(dǎo)致統(tǒng)計(jì)漏掉”的怪事。逐實(shí)例選項(xiàng)option.per_instance 1也很重要。它讓每個(gè)covergroup實(shí)例都有自己的覆蓋率統(tǒng)計(jì)。否則多個(gè)DUT實(shí)例共用一個(gè)covergroup時(shí)覆蓋率會(huì)合并到同一份統(tǒng)計(jì)里你就無法區(qū)分哪個(gè)實(shí)例覆蓋好、哪個(gè)實(shí)例覆蓋差了。在SoC級(jí)驗(yàn)證中經(jīng)常有多個(gè)CPU或DMA通道per_instance這個(gè)開關(guān)幾乎總是要打開的。4.4 覆蓋率驅(qū)動(dòng)驗(yàn)證的完整閉環(huán)功能覆蓋率不是寫完就扔的。真正高效的團(tuán)隊(duì)會(huì)把它做成一個(gè)“覆蓋-分析-補(bǔ)激勵(lì)-再看覆蓋”的閉環(huán)。最初隨機(jī)種子跑完后合并所有test的覆蓋率數(shù)據(jù)庫用工具打開report文件。這時(shí)你的目標(biāo)不是看總百分比而是看哪些bin的覆蓋率為零。這些零覆蓋的地方往往就是設(shè)計(jì)行為中容易被隨機(jī)激勵(lì)漏掉的分支。接下來就是針對(duì)這些bin寫定向測試directed test比如構(gòu)造一個(gè)位于bin邊界上的配置寄存器值再跑一輪回歸。這套流程聽起來簡單但實(shí)際做起來有兩個(gè)高頻誤區(qū)。第一是過度追求100%覆蓋率有些bin設(shè)計(jì)成rare由于組合爆炸永遠(yuǎn)不可能嚴(yán)格達(dá)到100%這類bin在驗(yàn)證計(jì)劃里就應(yīng)該注明容差。第二是忽略非法bin非法bin拿來做覆蓋統(tǒng)計(jì)意義不大但拿來做“安全屬性”用處很大。一個(gè)合法的設(shè)計(jì)如果碰到了非法bin大概率是設(shè)計(jì)有bug把它定義成illegal后仿真器能立刻幫你抓住它。5. 常見問題與排查技巧實(shí)錄以下幾類問題是我在學(xué)習(xí)和實(shí)際項(xiàng)目中真實(shí)遇到過、并且在排查上消耗過不少時(shí)間的。整理成一張速查表方便你遇到問題直接對(duì)號(hào)入座?，F(xiàn)象可能原因解決方法接口連接后DUT信號(hào)全為Xmodport方向接反或沒有驅(qū)動(dòng)源檢查所有modport并在testbench頂層用force/驅(qū)動(dòng)源確認(rèn)信號(hào)流向assert property永遠(yuǎn)不觸發(fā)斷言里沒有(posedge clk)或采樣信號(hào)一直未滿足序列起始條件在波形里觀察屬性起點(diǎn)確認(rèn)起始條件和時(shí)鐘沿是否確實(shí)滿足覆蓋率報(bào)表始終為0covergroup沒有觸發(fā)采樣或某實(shí)例沒有調(diào)用sample確認(rèn)covergroup的觸發(fā)條件是(posedge clk)還是手動(dòng)調(diào)用打印實(shí)例數(shù)核對(duì)vif調(diào)用報(bào)空指針virtual interface未連接或未賦值在connect_phase或構(gòu)造函數(shù)里打印vif句柄確認(rèn)非空斷言誤報(bào)DUT輸出明明正確采樣沿位置碰上數(shù)據(jù)跳變或沒有用disable iff處理復(fù)位調(diào)整clocking block的input采樣skew并檢查斷言起點(diǎn)前是否包含復(fù)位窗口功能覆蓋率交叉項(xiàng)畸形cross表達(dá)式中信號(hào)位寬過大為每個(gè)coverpoint的bin設(shè)置合理數(shù)量通常每個(gè)點(diǎn)不超過16個(gè)bin5.1 案例復(fù)盤一個(gè)讓人頭疼的斷言誤報(bào)具體說一次差點(diǎn)被斷言誤導(dǎo)的調(diào)試過程。有一回并發(fā)總線控制模塊的grant信號(hào)在req拉高后有時(shí)晚了兩拍才拉高我的斷言寫的是“req拉高后下拍grant必須拉高”三個(gè)test里掛了兩個(gè)。一開始我懷疑設(shè)計(jì)真出了問題改了代碼后還在斷言時(shí)序上花了大量時(shí)間。后來我把屬性里的要求放寬到兩拍測試全部通過。仔細(xì)對(duì)照協(xié)議發(fā)現(xiàn)設(shè)計(jì)要求里本來就允許grant在2到4拍之間拉高是我自己斷言寫得比協(xié)議還嚴(yán)。這件事給我一個(gè)教訓(xùn)寫斷言前先翻設(shè)計(jì)文檔確認(rèn)所有的時(shí)序容忍范圍別把邊界條件當(dāng)成絕對(duì)條件來斷言。斷言不是為測試好看而寫的它是規(guī)格書的機(jī)器可執(zhí)行版本。規(guī)格沒寫滿的地方寧可先寫寬一點(diǎn)、多觀察幾輪再根據(jù)真實(shí)協(xié)議逐步收緊。5.2 采樣時(shí)機(jī)導(dǎo)致的覆蓋率黑洞另一個(gè)排查比較久的案例和覆蓋率有關(guān)。測一個(gè)多通道DMA環(huán)境功能覆蓋率在使用隨機(jī)激勵(lì)后整體只有62%怎么都不漲。我看覆蓋率報(bào)告發(fā)現(xiàn)“目標(biāo)地址落在4KB邊界”這個(gè)bin一直是0。初看以為隨機(jī)約束有問題查了約束條件后確定地址生成范圍沒錯(cuò)。后來打了波形發(fā)現(xiàn)地址會(huì)在采樣時(shí)鐘沿附近變化covergroup采樣的瞬間地址值是前一個(gè)值真正落在邊界的值在采樣窗口里根本采不到。把covergroup的采樣沿改成DMA機(jī)制內(nèi)部的主時(shí)鐘沿后覆蓋率很快突破了90%。這個(gè)案例核心想說的是覆蓋率和斷言一樣采樣點(diǎn)選擇必須緊密結(jié)合設(shè)計(jì)事實(shí)。如果你發(fā)現(xiàn)某個(gè)看似正常的bin一直打不中不要先急著改隨機(jī)分布先看采樣瞬間的值和真實(shí)信號(hào)變化是否對(duì)齊。寫在最后的實(shí)踐建議接口、斷言、覆蓋率這三塊是SystemVerilog驗(yàn)證方法學(xué)中比較硬核的內(nèi)容也是現(xiàn)代驗(yàn)證面試中經(jīng)常被連環(huán)追問的知識(shí)點(diǎn)。如果你只是看完了這篇筆記我建議你立刻做一個(gè)小實(shí)驗(yàn)?zāi)靡粋€(gè)足夠簡單的FIFO或握手協(xié)議模塊自己定義接口和modport在接口里加一個(gè)跨周期的斷言再寫一個(gè)covergroup統(tǒng)計(jì)讀寫的地址區(qū)間。跑一輪仿真看看斷言有沒有誤報(bào)、覆蓋率是不是按預(yù)期增長。完整跑通之后SV學(xué)習(xí)階段的環(huán)境搭建這塊就基本拿下了。我個(gè)人剛開始學(xué)的時(shí)候覺得接口的modport和clocking block特別難記斷言語法里的##和|也繞了好一陣子。后來我發(fā)現(xiàn)一個(gè)笨辦法非常有效遇到一個(gè)時(shí)序描述不清楚時(shí)先畫一張簡單的波形時(shí)序圖把自己關(guān)注信號(hào)的沿和間隔標(biāo)出來再回到SVA語法里逐字對(duì)譯。這樣做過十幾個(gè)小場景之后語法熟悉度會(huì)有明顯提升。希望這篇筆記能幫你少走一些我走過的彎路也歡迎在實(shí)際操作中遇到問題時(shí)回來對(duì)照這一篇的排查思路找找靈感。